Sběrnice

Zadání

Pozorujte realizaci a zjistěte dynamické vlastnosti (stat. časová analýza) realizace sběrnice různé délky na architektuře Xilinx Viretx.

Náš tým

• Tomáš Dedek
• Miloš Hrdý
• Michal Trs

Postup řešení

Pro měření na sběrnici uvnitř FPGA jsme napsali jednoduchý design a použili Xilinx PACE pro přiřazení pinů k signálum. Poté jsme spustily Place & Route. Výsledné zpoždění na sběrnici je nejlépe vidět z "Asynchronous Delay Report".

Testované Obvody

• Virtex xcv600 - 6bg432
• Virtex2 xc2v3000 - bf957
• Virtex4 xc4vlx80 - ff1148
• Spartan2 xc2s150 - fg456

Testovací design

library IEEE;
use IEEE.STD_LOGIC_1164.all;

entity sbernice is
port(
INPUT: in std_logic_vector(1 downto 0);
OUTPUT: out std_logic_vector(1 downto 0)
);
end sbernice;

architecture Behavioral ofsbernice is
begin
OUTPUT <= INPUT;
end Behavioral;

Rozložení pinů na pouzdru FPGA

Virtex xcv600 - 6bg432	Virtex2 xc2v3000 - bf957	Virtex4 xc4vlx80 - ff1148	Spartan2 xc2s150 - fg456

Ukázka architektury FPGA

Virtex xcv600 - 6bg432	Virtex2 xc2v3000 - bf957	Spartan2 xc2s150 - fg456

Odhad zpoždění po syntéze (Synthesis report - Default path analysis)

Zpoždění implemetovaného designu (place & route -Asynchronous delay report)

Virtex xcv600 - 6bg432

Virtex2 xc2v3000 - bf957

Virtex4 xc4vlx80 - ff1148

Spartan2 xc2s150 - fg456

Ukázky naroutovaných designů

Virtex xcv600 - 6bg432	Virtex2 xc2v3000 - bf957	Virtex4 xc4vlx80 - ff1148	Spartan2 xc2s150 - fg456

Graf - doba zpoždění signálu na vzdálenosti

Souhrn měření